2025年，一个信号开始在行业里扩散——AI服务器用的PCB不再只是"连接器"，它在系统成本中的占比正在逼近芯片本身。一个IB network交换机中，PCB成本占总成本的18%，而交换芯片ASIC占23%。在光模块中，PCB基板（含陶瓷基板）的成本占比正在快速接近光芯片。

这不是简单的"材料升级"，而是一场质变——PCB正在从"电子制造配套"走向"半导体级核心器件"。行业里甚至有人喊出了这样的口号：PCB正在变成"半导体"。

这个说法夸张了吗？如果把它放在AI算力基础设施的坐标系里看，你会发现——这可能是过去十年硬件领域最被低估的变化。

一、为什么PCB突然变得"半导体化"了？

一句话概括：AI算力把PCB的"物理极限"逼到了台面上。

在AI数据中心里，交换机、服务器、光模块之间的信号速率正在以指数级攀升。400G已经是过去式，800G正在放量，1.6T在2026年已经进入量产窗口。224G SerDes成为新一代交换芯片的标准接口。

当信号速率突破224Gbps时，信号已经不只是"从A点到B点"，而是"在PCB上以电磁波的形式传播"。

传统PCB设计里，你考虑的是"线宽够不够、过孔能不能对齐"。但在224G时代，你需要考虑的是：

传输线的介质损耗（Df）——普通FR4的损耗在224G下已经大到无法忽略

铜箔的表面粗糙度——每增加1μm粗糙度，插入损耗可能增加10%以上

玻纤布的编织效应——玻璃纤维的介电常数不均匀性会导致阻抗波动

过孔的残桩效应——一个没处理好的过孔残桩，可能吃掉10%的信号裕量

这些都是"半导体级"的考量维度。不是PCB变复杂了，是它从"电路板"变成了"传输线系统"。

二、"半导体级"PCB到底长什么样？

要理解"半导体化"的含义，得看几个关键维度的变化。

1. 材料：从FR4到"高频高速材料"

传统PCB的核心材料是FR4（环氧树脂玻璃纤维布），Dk（介电常数）约4.2-4.6，Df（损耗因子）约0.015-0.025。

但在224G SerDes场景下，信号在FR4中每英寸的损耗可能超过1.5dB，一个48英寸长的背板，总损耗超过72dB——这几乎是不可用的。

于是行业不得不转向"高频高速材料"：

M7/M8级覆铜板：Df < 0.005，Dk约3.3-3.6，损耗不到FR4的三分之一

M9级材料：Df < 0.001，采用Low Dk玻纤布（甚至熔融石英布）作为增强材料

这就是为什么莱特光电这类做OLED材料的公司突然砸10亿布局"石英布"——M9材料的核心瓶颈不在树脂，而在增强材料。材料的选择，正在决定产品能不能做出来。

2. 制造精度：从"毫米级"到"微米级"

传统PCB的线宽/线距要求是100μm/100μm级别，制造公差±20%。但在高频高速PCB中：

阻抗控制线的线宽公差要求从±20%收紧到±10%

差分对的等长匹配从±5mil收紧到±1mil（25μm）

过孔的钻孔精度从±3mil收紧到±1mil

这已经接近半导体封装基板的制造精度。

制造精度的提升不是为了提高良率，而是为了控制阻抗一致性——阻抗每变化1Ω，在高频下的回波损耗可能变化0.5dB以上。

3. 层数结构：从"多层板"到"超高多层"

AI服务器用的PCB正在从传统的12-16层，向24-32层甚至更高迈进。一个典型的AI服务器主板，可能需要：

6层高速信号层（阻抗控制严格）

4层电源层（低阻抗、大载流）

2层参考地层（完整性要求极高）

外加埋阻、埋容等嵌入式元件

层数增加不是为了"堆料"，而是为了缩短信号路径。在224G速率下，信号每多走1英寸，损耗增加约0.8-1.2dB。缩短路径的唯一方法，就是把功能模块集成到同一块板子上。

三、硬件工程师的设计方法正在被重写

PCB的"半导体化"，对硬件工程师意味着什么？

变化一：从"画板子"变成"建传输线模型"

传统PCB设计里，工程师关心的是"这条线能不能走通"。现在关心的是"这条传输线在28GHz频点的特征阻抗是多少、损耗多少、反射系数多少"。

在224G设计中，你先要建立传输线模型，然后在这个模型的基础上做布局布线，而不是反过来。

具体来说，硬件工程师需要：

用2D/3D电磁场仿真工具（如Ansys HFSS、Keysight ADS）建立传输线模型

评估不同叠层结构、不同线宽、不同介质厚度下的阻抗和损耗

在布局布线前就确定关键信号的走线层和参考层

变化二：从"PCB工程师"变成"信号完整性工程师"

传统上，信号完整性（SI）是单独一个岗位，由专门的工程师负责。但在"半导体级"PCB设计中，每个硬件工程师都需要具备SI意识——不能再"画完板子交给SI工程师去检查"，而是"在设计过程中就考虑SI"。

你需要懂：

差分对的阻抗控制和等长匹配

过孔的寄生效应和残桩处理

回流路径的连续性和阻抗突变

串扰的耦合机制和抑制方法

玻璃纤维编织效应对差分对的影响

不懂SI，已经做不了高速PCB了。

变化三：从"样机验证"到"仿真验证驱动"

传统硬件开发流程是：画原理图→布局布线→打样→测试→改版。一个项目可能要打3-5次样。

在"半导体级"PCB设计中，打样成本高到不允许你反复试错。一块32层、采用M8材料的PCB，打样费用可能在几十万到上百万人民币，开发周期一个月以上。

开发流程变成了：仿真→优化→再仿真→确认→打样→一次成功。仿真驱动的设计成为唯一可行路径。

四、一个真实的对比：传统PCB vs "半导体级"PCB

两者之间的差距，已经不是"技能升级"能跨越的——更像是一个全新的工种。

五、给硬件工程师的几点建议

PCB的"半导体化"正在发生，它不会等任何人。如果你还在用传统思维做PCB设计，可能很快就跟不上行业节奏了。

1. 学习微波工程和电磁场理论。

不需要成为微波专家，但要理解传输线理论、S参数、阻抗匹配这些基本概念。它们是"半导体级"PCB设计的基础语言。

2. 掌握至少一种电磁场仿真工具。

HFSS、ADS、CST——选一个，学起来。仿真驱动的设计不是"可选项"，是"必选项"。

3. 理解材料选择对设计的影响。

FR4、M7、M8、陶瓷基板——不同材料的Dk/Df差异，直接决定了你能走多高的频率、做多长的链路。不懂材料，你就没法做选型决策。

4. 学会和板厂"讲同一门语言"。

在传统设计中，你和板厂的沟通可能是"线宽多少、间距多少"。在"半导体级"设计中，你需要和板厂讨论：

叠层结构的阻抗仿真结果

玻纤布型号对差分对阻抗的影响

铜箔粗糙度对损耗的影响

阻焊油对高频性能的影响

如果你的沟通还停留在"线宽间距"层面，说明设计还没进入"半导体化"阶段。

2026年的硬件行业，PCB的"半导体化"正在改写整个产业链的游戏规则。从材料、制造到设计方法，每一个环节都在被重新定义。

对于硬件工程师来说，这既是挑战也是机会。那些能理解高频信号传输、能用仿真驱动设计的人，正在成为稀缺资源。

PCB不会消失——它会变得越来越接近半导体。而你，准备好切换赛道了吗？